-歇斯底里啥意思
数字系统课程实习报告
设计题目：基于
FGPA
数字钟
院
系：
xxxxxx
专业班级：
xxxxx
姓名学号：
xxxx
xxxxx
指导教师：
xxxx
xxxxx
设计时间：
2013
年
6
月
-
目录
-
一、设计题目
....... .................................................. ................. - 1 -
二、设计任务与要求
.... .................................................. ......... - 1 -
三、基于
V
erilog HDL
语言的电路设计、仿真与综合
........... - 3 -
（一）顶层模块
.................................. ............................... - 3 -
（二）子模块
................................... ................................ - 4 -
1.
分频器
............................ ........................................... - 4 -
2.
控制器和计数器
.
................... ................................... - 5 -
3.
显示器
............................ ........................................... - 8 -
4.
引脚分布
........................... .......................................- 11 -
5.
下载到
FPGA
开发板上验证
................................ - 12 -
四、总结体会
.
.......................... ............................................ - 13 -
参考文献
.
.......................... .................................................. .. - 15 -
一、设计题目
基于
FGP
A
数字钟
二、设计任务与要求
1.1
设计一个多功能数字时钟，具有时分秒计数显示、闹钟、整点报
时、校时校分功能。
1.2
能够在分有进位时进行整点报时。
1.3
能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能
够进行闹钟提示。
1.4
能够利用按键实现“校时”、“校分”功能，随时对数码管的显
示进行校正和校对。
1.5
数字中系统主要由系统时钟，
功能按键，
FPGA
，
数码管和蜂鸣器部
分组成。
端口名
使用模块信号
对应
FPGA
管脚
说明
S1
按键开关
S1
24
调整小时
S2
按键开关
S2
27
调整分钟
RST
按键开关
S8
130
复位
- 1 -
LEDAG0
数码管模块
A
段
61
LEDAG1
数码管模块
B
段
63
LEDAG2
数码管模块
C
段
64
LEDAG3
数码管模块
D
段
67
时
LEDAG4
数码管模块
E
段
68
间
显
LEDAG5
数码管模块
F
段
69
示
LEDAG6
数码管模块
G
段
70
BITE[0]
数码管选择位
8
84
BITE[1]
数码管选择位
1
74
BITE[2]
数码管选择位
2
75
BITE[3]
数码管选择位
3
76
- 2 -
BITE[4]
数码管选择位
4
77
BITE[5]
数码管选择位
5
80
BITE[6]
数码管选择位
6
81
BITE[7]
数码管选择位
7
82
CP
脉冲源
23
50Mhz
脉冲
三、基于
V
erilog HDL
语言的电路设计、仿真与综合
（一）顶层模块
本程序采用结构化设计方法，将其分为彼此独立又有一定 联系的三个
模块，如图
1
所示：
- 3 -
图
1
：顶层结构框图
（二）子模块
1.
分频器
分频器的作用是对
50MHz
的系统时钟信号 进行分频，得到频率为
1KHz
和
1Hz
的信号，
分别作为显示器的 输入信号和时钟的输入信号，
如图
2
所示：
图
2
：分频器
源程序如下：
module fenpinqi(CP,CP_1HZ,CP_1KHZ);
input CP;
output CP_1HZ,CP_1KHZ;
reg CP_1HZ,CP_1KHZ;
integer cnt=0,cnt1=0;
always@(posedge CP)
begin
//cnt<=49999999
if(cnt<=49999999)
begin
CP_1HZ<=1'b0;
cnt=cnt+1;
end
else
begin
CP_1HZ<=1'b1;
cnt=0;
end
end
always@(posedge CP)
- 4 -
begin
//cnt1<=4999
if(cnt1<=4999)
begin
CP_1KHZ<=1'b0;
cnt1=cnt1+1;
end
else
begin
CP_1KHZ<=1'b1;
cnt1=0;
end
end
endmodule
功能仿真波形如图
3
所示：
图
3
：分频器仿真波形
2.
控制器和计数器
控制器的 作用是，
调整小时和分钟的值，
并能实现清零功能。
计数器的作用是实现分钟和秒钟满
60
进
1
，
小时则由
23
跳到
00
，
如
图
4
所示：
图
4
：控制器和计数器
源程序如下：
- 5 -
module kongzhiqi( CP_1HZ,S1,S2,RET,Hour,Minute,Second);
input CP_1HZ,S1,S2,RET;
output [5:0] Hour;
output [5:0] Minute;
output [5:0] Second;
reg [5:0] Hour;
reg [5:0] Minute;
reg [5:0] Second;
reg R1,R2,R8;
always @(posedge CP_1HZ)
begin
if(S1==0)
begin
R1=1;
end
if(S2==0)
begin
R2=1;
end
if(RET==0)
begin
R8=1;
end
if(R1==1)
begin
if(Hour<6'b11_000)
Hour=Hour+6'b1;
begin
if(Hour==6'b11_000)
Hour=0;
end
R1=0;
end
if(R2==1)
begin
if(Minute<6'b111_100)
Minute=Minute+6'b1;
if(Minute==6'b111_100)
begin
Minute=0;
end
- 6 -
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本文更新与2021-02-24 02:49，由作者提供，不代表本网站立场，转载请注明出处：http://www.xapfxb.com/yuer/456950.html
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